Ein praktisches Problem in der Halbleiterindustrie lässt sich immer schwerer ignorieren: Die Entwicklung hochmoderner Chips beschränkt sich nicht mehr allein auf die Herstellung kleinerer Transistoren. Selbst ein hochmoderner KI-Beschleuniger kann seine Leistungs-, Kosten- oder Lieferziele verfehlen, wenn der Speicher mit hoher Bandbreite nicht nahe genug an der Logik platziert werden kann, ein Interposer zu groß oder zu teuer ist, die Gehäuseausbeute gering ist oder die fortschrittlichen Montagekapazitäten weit von der Waferfertigung entfernt liegen.
Deshalb wird der globale Halbleiterwettbewerb im Jahr 2026 zunehmend zu einem Wettlauf an zwei miteinander verbundenen Fronten. Die erste Front betrifft die Fertigung : Gate-All-Around-Transistoren, rückseitige Stromversorgung, EUV-Lithografie, Ausbeute und Kapazität im Bereich von etwa 2 nm und darunter. Die zweite Front umfasst fortschrittliche Gehäusetechnologien : Chiplets, 2,5D-Interposer, 3D-Stapelung, Hybridbonden, Integration von Speichermedien mit hoher Bandbreite, Substrate, Testverfahren und Wärmemanagement.
Diese Unterscheidung ist wichtig, denn ein Land oder ein Unternehmen kann in einem Bereich stark sein und dennoch für den Rest des Systems stark von einer anderen Region abhängig sein. Für Kunden, die KI-Infrastruktur kaufen, für Regierungen, die Halbleiterprogramme finanzieren, und für Unternehmen, die Lieferketten planen, lautet die Schlüsselfrage nicht mehr einfach: „Wer hat die kleinste Fertigungseinheit?“, sondern: „Wer kann das gesamte System herstellen, integrieren, testen und skalieren?“
Jahrzehntelang wurde der Fortschritt in der Halbleitertechnik üblicherweise anhand der Transistorverkleinerung zusammengefasst. Diese ist nach wie vor wichtig, doch moderne KI- und Hochleistungsrechnersysteme stoßen gleichzeitig an andere physikalische Grenzen.
Eine Einschränkung ist die Chipgröße. Lithografieverfahren setzen dem endlichen Größenbereich zu, daher können Entwickler monolithische Prozessoren nicht beliebig groß gestalten. Chiplets bieten hier einen anderen Ansatz: Ein System wird in kleinere Chips unterteilt und diese werden innerhalb eines Gehäuses mit Verbindungen sehr hoher Bandbreite verbunden. Eine zweite Einschränkung ist die Speicherbandbreite. KI-Beschleuniger benötigen enorme Datentransfers zwischen Logik und Hochbandbreitenspeicher (HBM), daher beeinflussen Distanz, Leiterbahndichte, Stromversorgung und Gehäusegeometrie die Systemleistung direkt.
Eine dritte Einschränkung ist wirtschaftlicher Natur. Sehr große, hochmoderne Chips können teuer sein, da ein Defekt eine große Menge wertvollen Siliziums unbrauchbar machen kann. Chiplet-Architekturen ermöglichen es Entwicklern, nur die Funktionen, die einen fortschrittlichen Fertigungsprozess erfordern, auf dem teuersten Knoten zu implementieren, während ältere oder spezialisierte Knoten für I/O, analoge Schaltungen, Cache oder andere Funktionen genutzt werden. Der Nachteil besteht darin, dass die Gehäusekonstruktion deutlich komplexer wird.
Deshalb tauchen heute Begriffe wie CoWoS, SoIC, EMIB, Foveros, I-Cube, X-Cube, Hybrid Bonding, Redistribution Layers und Silicon Bridges in Diskussionen auf, die sich einst fast ausschließlich auf Prozessknoten konzentrierten.
TSMC gibt an, dass das N2-Verfahren im vierten Quartal 2025 mit guter Ausbeute in die Serienproduktion ging und dass N2P und A16 für die zweite Jahreshälfte 2026 geplant sind. A16 nutzt die rückseitige Stromversorgungstechnologie „Super Power Rail“ von TSMC für Designs mit hohen Anforderungen an Stromversorgung und Leitungsführung. Weitere Informationen finden Sie im TSMC-Geschäftsbericht 2025 und in der Technologieübersicht zu A16 .
Entscheidend ist nicht die Marketingbezeichnung eines Fertigungsprozesses. Die Bezeichnungen entsprechen nicht den tatsächlichen Transistorabmessungen und sind zwischen verschiedenen Fertigungsstätten nicht direkt vergleichbar. Wichtig ist, ob ein Prozess akzeptable Ausbeute, Leistung, Leistungsaufnahme, Dichte, Reife der Designwerkzeuge und Produktionsmenge für reale Kundenprodukte erreicht.
Intel gibt an, dass die Produktion des Intel 18A-Prozesses im Jahr 2025 angelaufen ist und dieser nun in den USA in großen Stückzahlen gefertigt wird. Der Prozess kombiniert RibbonFET-Gate-All-Around-Transistoren mit PowerVia-Rückseitenstromversorgung. Intel berichtete außerdem im Juni 2026, dass die verbesserte Variante 18A-P in die Risikoproduktion gegangen sei. Die aktuellen Informationen des Unternehmens zum Intel 18A-Prozess unterscheiden den Produktionsstatus von zukünftigen Varianten und belegen die Angaben zum Prozess mit entsprechenden technischen Referenzen.
Intels Strategie ist besonders bemerkenswert, da sie die Vorfertigung mit einer großen inländischen Präsenz im Bereich fortschrittlicher Verpackungstechnologien verbindet. Dies ist wichtig für Kunden, die Prozesstechnologie, Montage, Tests und die geografische Verteilung der Lieferkette als ein System planen möchten, anstatt sie als separate Einkäufe zu tätigen.
Samsungs Foundry-Roadmap setzt auf Gate-All-Around-Technologie und verknüpft seine Logiklösungen zunehmend mit den Geschäftsbereichen Speicher und Advanced Packaging. In seinen Ergebnissen für das zweite Quartal 2026 gab Samsung bekannt, die Produktion neuer Mobilprodukte im zweiten Halbjahr 2026 auf Basis des 2-nm-Prozesses der zweiten Generation hochzufahren und seine Aktivitäten im Bereich HPC (High Performance Computing) mit 2 nm auszuweiten. Darüber hinaus kündigten Samsung und Broadcom eine Kooperation für 2026 an, die Foundry-Technologie für 2 nm und darunter, HBM (High-Breakfast Memory) und Advanced Packaging umfasst. Siehe Samsungs Ergebnisse für das zweite Quartal 2026 und die Ankündigung von Samsung und Broadcom .
Der strategische Vorteil, den Samsung anstrebt, liegt auf der Hand: Logik, Speicher und Gehäuse lassen sich gemeinsam optimieren. Die Herausforderung ist ebenso klar – Kunden beurteilen eine Foundry nach wie vor anhand der Produktionsausbeute, der Termintreue, der Ökosystemintegration und der Wettbewerbsfähigkeit des fertigen Systems, nicht allein anhand einer Roadmap-Folie.
Rapidus verfolgt einen anderen Ansatz: den Wiederaufbau einer hochmodernen Fertigungsstätte für Logikbausteine in Japan, basierend auf einem 2-nm-Gate-All-Around-Prozess. Die Pilotlinie IIM-1 in Chitose nahm im April 2025 den Betrieb auf, und Rapidus plant die Serienproduktion für 2027. Im April 2026 genehmigte die japanische Regulierungsbehörde NEDO den Geschäftsjahresplan von Rapidus, der sowohl die 2-nm-Frontend-Entwicklung als auch das Design und die Fertigung von Chiplets und Gehäusen umfasst. Rapidus präsentierte außerdem einen 600 mm² großen organischen RDL-Interposer-Prototyp und plant, 2.xD- und 3D-Gehäuseprozesse in seiner Rapidus Chiplet Solutions-Anlage zu verifizieren. Weitere Informationen finden Sie im Projektupdate von Rapidus für das Geschäftsjahr 2026 .
Es handelt sich hierbei weiterhin um ein zukunftsorientiertes Fertigungsprogramm und nicht um einen Beweis für den Erfolg der Massenproduktion im Jahr 2027. Diese Unterscheidung ist wichtig: Prototyp-Transistoren, eine funktionierende Pilotlinie, ein nutzbares PDK, Kunden-Tape-outs, Produktionsausbeute und nachhaltige Großserienfertigung sind separate Meilensteine.
Die CoWoS-Familie von TSMC ist zentral für viele KI- und HPC-Designs, da sie Logik und HBM auf sehr großen, auf Interposern basierenden Systemen vereint. Auf dem North America Technology Symposium 2026 gab TSMC bekannt, CoWoS mit 5,5 Retikeln zu produzieren und für 2028 eine Version mit 14 Retikeln zu planen, die etwa 10 große Rechenchips und 20 HBM-Stacks integrieren kann. Die Roadmap umfasst außerdem SoIC-3D-Stacking und integrierte Optiken. Siehe die Ankündigung von TSMC auf dem Technology Symposium 2026 .
Die Bedeutung liegt in der Architektur. Mit zunehmender Gehäusefläche können Entwickler Rechenleistung und Speicher skalieren, ohne jede Funktion auf einem einzigen monolithischen Chip unterbringen zu müssen. Größere Gehäuse erschweren jedoch die Kontrolle von Verformungen, thermischen Gradienten, Substratqualität, Verbindungsintegrität, Stromversorgung, Teststrategie und Montageausbeute.
Intels Packaging-Portfolio geht das gleiche Problem mit anderen Bausteinen an. EMIB integriert kleine Siliziumbrücken in das Substrat, um Chips seitlich zu verbinden, während Foveros-Technologien vertikales Stapeln ermöglichen. Intel gab im Juli 2026 bekannt, dass seine Werke in New Mexico die Gehäusegröße auf mehr als das Achtfache der herkömmlichen Retikelfläche skalieren und bis 2028 eine Vergrößerung auf mehr als das Zwölffache planen. Die neueste EMIB-T-Technologie ergänzt die Stromversorgung und das Routing durch Durchkontaktierungen (TSI) für anspruchsvolle HBM-basierte Systeme. Weitere Informationen finden Sie in Intels Übersicht zu fortschrittlichen Packaging-Technologien von 2026 .
Dies verdeutlicht, warum Gehäusetechnologien nicht anhand eines einzigen Kriteriums verglichen werden sollten. Ein vollständiger Silizium-Interposer, eine eingebettete Siliziumbrücke, ein RDL-Interposer und ein hybrid gebondeter 3D-Stack bieten unterschiedliche Kompromisse hinsichtlich Bandbreite, Kosten, Gehäusefläche, thermischem Verhalten und Fertigungskomplexität.
Samsung bietet 2,5D-Packaging auf Silizium-Interposer- und Brückenbasis sowie 3D-Stacking an. Das aktuelle Material für die fortschrittliche heterogene Integration umfasst 3D Cube-T mit TSV- und thermischer Kompressionsbondung sowie 3D Cube-H, das sich mit bumploser Hybrid-Kupferbondung in Entwicklung befindet. Samsung positioniert I-Cube und X-Cube weiterhin als Teil seiner umfassenderen Foundry-plus-Memory-Strategie. Weitere Informationen finden Sie in Samsungs Übersicht zur fortschrittlichen heterogenen Integration .
Die ungeklärte Frage ist nicht, ob diese Techniken technisch sinnvoll sind. Vielmehr geht es darum, welche Kombinationen mit hoher Ausbeute, in der erforderlichen Packungsgröße, mit der notwendigen HBM-Zufuhr und zu einem für die Kunden akzeptablen Preis hergestellt werden können.
Der Wettbewerb hängt auch davon ab, wo die einzelnen Produktionsschritte stattfinden. Die widerstandsfähigste Lieferkette ist nicht unbedingt die mit den meisten Produktionsstätten; vielmehr ist es diejenige, die Waferfertigung, Verpackung, Substrate, Speicher, Tests, Ausrüstung, Materialien und Ingenieurskompetenz mit überschaubaren Zykluszeiten und Risiken verbindet.
| Region | Aktuelle verifizierte Richtung | Warum es wichtig ist |
|---|---|---|
| Taiwan | TSMC investiert weiterhin massiv in N2 und fortschrittliche Gehäusetechnologien und bleibt das Zentrum seines ausgereiftesten und modernsten Fertigungsökosystems. | Dichte Lieferantennetzwerke, gesammeltes Prozesswissen und die enge Verknüpfung von Front-End und Verpackung lassen sich nach wie vor nur schwer schnell reproduzieren. |
| Vereinigte Staaten | Intel produziert 18A im Inland; TSMCs Plan für Arizona wurde auf sechs Logikfabriken, zwei Anlagen für fortschrittliche Gehäusefertigung und ein Forschungs- und Entwicklungszentrum erweitert; Amkor baut einen großen Campus für fortschrittliche Gehäusefertigung und Tests in Arizona. | Die USA versuchen, die Lücke zwischen inländischen Spitzenwafern und inländischen, hochvolumigen, fortschrittlichen Montageanlagen zu schließen. |
| Südkorea | Samsung treibt die Entwicklung von 2-nm-Logik, HBM und 2,5D/3D-Integration voran, während Korea gleichzeitig Programme zur Förderung der Infrastruktur für fortschrittliche Gehäusetechnologien finanziert. | Die räumliche Nähe von Speicher, Logik und Gehäuse kann für KI-Systeme von strategischem Wert sein. |
| Japan | Rapidus entwickelt 2-nm-Logik und einen damit verbundenen F&E-Prozess für Chiplets und fortschrittliche Gehäusetechnologien mit dem Ziel, die Massenproduktion im Jahr 2027 aufzunehmen. | Japan versucht, seine führende Position in der heimischen Technologie wiederzuerlangen und dabei seine Stärken im Bereich Materialien und Ausrüstung zu nutzen. |
| Europa | Pilotanlagen im Rahmen des EU-Chipgesetzes wie NanoIC und FAMES erweitern den Zugang zu fortschrittlicher Prozessforschung und -entwicklung sowie zu Experimenten im vorindustriellen Maßstab. | Europa verstärkt die Technologieentwicklung und das Prototyping, wobei die Pilotlinienkapazität nicht mit einer großen kommerziellen Produktionskapazität für KI-Chips verwechselt werden sollte. |
Auf der aktuellen Arizona-Seite von TSMC heißt es, dass der US-Investitionsplan auf 265 Milliarden US-Dollar angewachsen ist und sechs Logikfabriken, zwei Anlagen für fortschrittliche Gehäusefertigung sowie ein Forschungs- und Entwicklungszentrum umfasst. Die erste Anlage für fortschrittliche Gehäusefertigung soll Anfang 2026 in die erste Bauphase eintreten. Siehe die aktuelle Projektübersicht von TSMC Arizona .
Fortschrittliche Verpackungstechnologien entwickeln sich in den USA zunehmend zu einem wichtigen Thema der Industriepolitik. Amkor begann 2025 mit dem Bau eines Verpackungs- und Testcampus in Arizona, dessen geplante Investition auf 7 Milliarden US-Dollar erhöht wurde. Die Produktion soll 2028 anlaufen. Im Juni 2026 gaben TSMC und Amkor eine zehnjährige Vereinbarung zur Zusammenarbeit im Bereich fortschrittlicher Verpackungstechnologien und Tests in Arizona bekannt. Siehe die Pressemitteilung zur Partnerschaft zwischen TSMC und Amkor .
Auf Forschungs- und Entwicklungsebene kündigte das US-Handelsministerium im Juli 2026 Absichtserklärungen über insgesamt 874 Millionen US-Dollar für Forschungsprojekte entlang der Wertschöpfungskette von Computern an. Diese umfassen fortschrittliche Gehäusetechnologien, Substrate, Materialien, Photonik, Architekturen und Speicher. Siehe die NIST-Mitteilung .
Europa verfolgt einen anderen Weg. Die EU eröffnete im Februar 2026 die NanoIC-Pilotlinie bei imec. Dieses 2,5 Milliarden Euro teure Programm, gefördert mit 700 Millionen Euro EU-Mitteln, konzentriert sich auf Halbleitertechnologien der nächsten Generation jenseits von 2 nm im industrienahen F&E-Maßstab. FAMES am CEA-Leti, eingeweiht im Januar 2026, fokussiert sich auf Technologien mit extrem niedrigem Stromverbrauch. Diese Einrichtungen verbessern den Zugang zu Forschung und Prozessentwicklung, sind aber nicht gleichzusetzen mit der Ankündigung einer neuen Großserienfertigungsanlage. Siehe die NanoIC-Ankündigung der Europäischen Kommission .
China strebt auch den Aufbau heimischer Kapazitäten in der Halbleiterfertigung und -verpackung an. Die chinesische nationale Politik setzte 2026 die steuerliche Förderung qualifizierter Halbleiterhersteller und fortschrittlicher Verpackungs-/Testunternehmen fort, während am 1. März 2026 ein nationaler Standard für 2,5D-Chiplet-Verbindungen in Kraft trat. Diese Maßnahmen belegen die kontinuierliche Weiterentwicklung des Ökosystems, begründen aber allein weder den Produktionsstatus noch die Wettbewerbsfähigkeit eines bestimmten Spitzenprozesses. Siehe hierzu die Bekanntmachung der Nationalen Entwicklungs- und Reformkommission (NDRC) zur Steuerpolitik 2026 und den nationalen Standard für 2,5D-Chiplet-Schnittstellen .
Die nächste Phase des Wettbewerbs wird weniger durch die Spezifikationen einzelner Komponenten als vielmehr durch die Schnittstellen zwischen den Komponenten und den Fertigungsstufen entschieden werden.
Deshalb werden im Halbleitermarkt zunehmend Unternehmen belohnt, die Transistoren, Chiplets, Speicherschnittstellen, Gehäusestrukturen, Testabläufe, Stromversorgung und Kühlung gemeinsam entwickeln können. Das „Backend“ ist nicht länger ein nachträglicher Schritt mit geringer Wertschöpfung. Für fortschrittliche KI-Systeme ist es integraler Bestandteil der Architektur.
Der häufigste Fehler besteht darin, alle Roadmap-Ankündigungen als gleichwertig zu behandeln. Sinnvoller ist es, die Nachweise nach Schwierigkeitsgrad zu ordnen: zuerst Technologiedemonstrationen, dann Risikoproduktion, Kundentests, Produktionsqualifizierung, Serienfertigung und schließlich nachhaltige Erträge und Wirtschaftlichkeit des Versands.
Im Hinblick auf die Fertigung sollte man beobachten, ob die N2-Familie von TSMC weiter an Fahrt gewinnt, ob Intel die externe Akzeptanz der 18A-Familienprozesse ausweiten kann, ob Samsung die 2-nm-Projekte in eine dauerhafte Serienproduktion umwandelt und ob Rapidus den Übergang vom Erfolg in der Pilotlinie zur kommerziellen Produktion im Jahr 2027 schaffen kann.
Bei der Gehäusekonstruktion sind Gehäusegröße, HBM-Anzahl, Hybrid-Bond-Abstand, Substratstrategie, Testmethodik, thermische Grenzwerte und tatsächliche Kapazität entscheidend. TSMCs Erweiterung von CoWoS, Intels größere EMIB/Foveros-Systeme, Samsungs Hybrid-Bonding-Forschung und Rapidus' Panel-Scale-RDL-Experimente deuten alle in dieselbe Richtung: Das Gehäuse selbst wird größer, dichter und systemähnlicher.
Geografisch betrachtet, sollte man beobachten, ob neue Investitionen aus den USA, Japan, Korea und Europa autarke Zulieferercluster oder isolierte Vorzeigewerke schaffen. Eine Fabrik ohne nahegelegene Verpackungs-, Material-, Ersatzteil-, Test-, Fachkräfte- und Kundendienstinfrastruktur kann weiterhin mit langen Durchlaufzeiten und versteckten Abhängigkeiten zu kämpfen haben.
Bevor Sie eine Schlagzeile über eine neue „führende“ Chiptechnologie unkritisch hinnehmen, sollten Sie einen kurzen Realitätscheck durchführen:
Wenn eine Ankündigung diese Prüfungen besteht, dürfte sie eher eine bedeutende Weiterentwicklung der Halbleitertechnologie darstellen als einen Meilenstein auf dem Fahrplan, der ohne Bezug zur Fertigung präsentiert wird.
Im globalen Wettbewerb der Halbleiterindustrie geht es nach wie vor darum, wer die fortschrittlichsten Transistoren herstellen kann, doch das reicht nicht mehr aus. Künstliche Intelligenz hat Speicherbandbreite, Verbindungsdichte, Gehäusegröße, Testverfahren, Wärmeableitung und die geografische Verteilung der Lieferkette untrennbar mit der Rechenleistung verbunden.
Taiwan bleibt das Zentrum des ausgereiftesten und fortschrittlichsten Ökosystems für Halbleiterfertigung und -verpackung. Die USA bauen ihre Kapazitäten für Frontend- und Advanced-Packaging-Technologien in beispiellosem Umfang wieder auf. Südkorea vereint seine Stärken in den Bereichen Speicher, Logik und Packaging. Japan strebt die Rückkehr zu Spitzentechnologie in der Logik an und entwickelt gleichzeitig ein vernetztes Chiplet-Ökosystem. Europa erweitert seine gemeinsame F&E-Infrastruktur, und China verstärkt weiterhin die Förderung der heimischen Fertigung und der Verpackungspolitik.
Der wichtigste Wettbewerb ist daher nicht einfach „2 nm gegen 2 nm“. Es ist das Rennen um die Lieferung eines kompletten, herstellbaren Systems: Spitzentechnologie in den Bereichen Logik, Speicher, Gehäuse, Stromversorgung, Kühlung, Testverfahren, Ausbeute und Produktionsvolumen – alles zusammen.
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