Die nächste Generation von KI- und Supercomputer-Hardware basiert nicht auf einem einzigen Durchbruch. Sie entsteht aus mehreren Technologien, die nahtlos zusammenarbeiten müssen: Gate-All-Around-Transistoren, rückseitige Stromversorgung, Chiplet-Architekturen, fortschrittliche Gehäusetechnologien, Speicher mit hoher Bandbreite, schnellere Chip-zu-Chip-Verbindungen und zunehmend optische Netzwerke. Das praktische Ergebnis sind mehr Rechenleistung, höhere Speicherbandbreite und bessere Skalierbarkeit, ohne sich allein auf kleinere Transistorabmessungen zu verlassen.
Das ist wichtig, weil moderne KI-Beschleuniger und wissenschaftliche Supercomputer oft an Grenzen der Datenübertragung und des Energieverbrauchs stoßen, bevor ihre reine Rechenleistung erschöpft ist. Eine schnellere Matrix-Engine ist nur dann hilfreich, wenn Modellgewichte, Aktivierungen und Zwischenergebnisse sie schnell genug erreichen können. Ebenso bringt der Einsatz weiterer Beschleuniger nur dann etwas, wenn Gehäuse, Rack-Netzwerk, Speichersystem, Kühlsystem und Software-Stack diese ausreichend auslasten können.
Moderne Logikschaltungen entwickeln sich weg von der FinFET-Struktur, die jahrelang in fortschrittlichen Chips dominierte. Gate-All-Around-Designs (GAA) umschließen das Gate mit einer Nanoschicht oder einer ähnlichen Kanalstruktur. Dies ermöglicht Chipdesignern eine präzisere elektrostatische Kontrolle bei immer kleineren Strukturen. Dadurch können die Leistung verbessert, Leckströme reduziert oder ein besseres Gleichgewicht zwischen beiden erzielt werden.
TSMC gibt an, dass sein 2-Nanometer-N2-Prozess im vierten Quartal 2025 in die Serienproduktion ging. Die A16-Technologie kombiniert Nanosheet-Transistoren mit einer rückseitigen Stromschiene und ist speziell für Hochleistungsrechner mit hohem Strombedarf konzipiert. TSMC plant die Serienproduktion der A16-Technologie für die zweite Jahreshälfte 2026. Weitere Informationen finden Sie auf der A16-Technologieseite und im Geschäftsbericht 2025 von TSMC .
Intel verfolgt mit Intel 18A einen ähnlichen Ansatz. Das Verfahren kombiniert RibbonFET-GAA-Transistoren mit rückseitiger Stromversorgung über PowerVia. Laut Intel ging 18A im Jahr 2025 in Produktion, während die verbesserte Version 18A-P im Juni 2026 in die Risikoproduktion ging. Intel veröffentlicht außerdem Vergleichswerte zu Leistung, Stromverbrauch und Dichte für diesen Prozess. Diese Angaben stammen vom Hersteller und sollten anhand eines konkreten Designs überprüft werden, anstatt als allgemeingültige Chip-Verbesserungen betrachtet zu werden. Weitere Details finden Sie auf der Intel- Seite zum 18A-Prozess .
Die Stromversorgung auf der Rückseite ist wichtig, da moderne Chips sowohl Signale als auch Strom durch extrem dichte Leitungen führen müssen. Durch die Verlagerung eines Teils des Stromversorgungsnetzes auf die Rückseite können Ressourcen auf der Signalseite freigesetzt und die Spannungsversorgung verbessert werden. Für KI-Beschleuniger, bei denen große Arrays von Recheneinheiten mit hoher Frequenz schalten, kann dies genauso wichtig sein wie die Transistordichte.
Monolithische Chips werden mit zunehmender Größe immer schwieriger und teurer zu skalieren. Chiplets bieten eine Alternative: Separate Funktionen können mit den jeweils optimalen Prozesstechnologien gefertigt und anschließend in einem einzigen Gehäuse zusammengeführt werden. Ein Rechenchip benötigt möglicherweise den fortschrittlichsten Logikprozess, während I/O, Cache, analoge Schaltungen oder andere Funktionen dies unter Umständen nicht benötigen.
Die Gehäusekonstruktion macht dies praktikabel. Die fortschrittliche Gehäuseplattform CoWoS von TSMC beispielsweise ist darauf ausgelegt, mehrere Logikbausteine und Speicherstapel mit hoher Bandbreite in einem 2,5D-Gehäuse zu integrieren. TSMC positioniert CoWoS speziell für KI- und HPC-Produkte, bei denen kurze, breite Verbindungen zwischen Rechenleistung und HBM entscheidend sind.
Es entstehen auch Standards, um Chiplets weniger proprietär zu gestalten. Die im August 2025 veröffentlichte UCIe 3.0-Spezifikation unterstützt Datenraten von 48 GT/s und 64 GT/s und bietet zusätzliche Funktionen für Energieeffizienz, Verwaltbarkeit und flexiblere Multi-Chip-Systeme. UCIe macht Chiplets zwar nicht über Nacht austauschbar, bietet der Branche aber einen gemeinsamen Rahmen für elektrische und protokolltechnische Verbindungen auf dem Chip.
Dieser Ansatz ist besonders attraktiv, wenn ein Unternehmen mehrere Beschleunigervarianten aus wiederverwendbaren Bausteinen entwickeln möchte. Er ist weniger attraktiv, wenn die Kosten für das Gehäuse, die Wärmedichte oder die Komplexität des Designs den Vorteil der Modularität überwiegen. Für ein kleineres Produkt mit geringem Speicher- und I/O-Bedarf kann ein einfacheres monolithisches Gerät weiterhin die bessere Lösung sein.
KI-Workloads verschieben wiederholt große Tensoren zwischen Speicher und Recheneinheiten. Daher ist die Speicherbandbreite eine zentrale Designbedingung. Hochbandbreitenspeicher (HBM) löst dieses Problem durch das Stapeln von DRAM-Chips und deren physische Platzierung nahe am Beschleuniger über eine sehr breite Schnittstelle.
HBM4 geht nun von der Roadmap-Phase in die kommerzielle Anwendung. Samsung kündigte die Auslieferung kommerzieller HBM4-Systeme im Februar 2026 an und gab bekannt, dass die Serienproduktion mit einer kontinuierlichen Übertragungsrate von 11,7 Gbit/s und einer möglichen Steigerung auf bis zu 13 Gbit/s angelaufen sei. Im Mai 2026 kündigte Samsung zudem die Auslieferung von HBM4E-Mustern an. Weitere Details finden Sie in Samsungs Ankündigung zur HBM4-Produktion .
SK hynix gab in seinen Ergebnissen für das zweite Quartal 2026 bekannt, dass die Massenauslieferung von HBM4 im Laufe des Quartals begonnen hat und die Produktion in der zweiten Jahreshälfte hochgefahren werden soll. Das Unternehmen hat außerdem 12-lagige HBM4E-Muster ausgeliefert. Den aktuellen Stand finden Sie in den Ergebnissen von SK hynix für das zweite Quartal 2026 .
Warum ist das in der Praxis relevant? Die aktuellen Spezifikationen von NVIDIAs Vera Rubin-Prozessoren geben 288 GB HBM4-Speicher pro Rubin-GPU und eine GPU-Speicherbandbreite von 19,2 TB/s an. Zum Vergleich: Die Beschleuniger der AMD MI350-Serie nutzen HBM3E; AMD gibt für den MI355X bis zu 288 GB und 8 TB/s an. Es handelt sich um unterschiedliche Architekturen, die nicht allein anhand der Bandbreite verglichen werden sollten. Beide verdeutlichen jedoch, dass Speicherkapazität und Bandbreite heute zentrale Spezifikationen von Beschleunigern und nicht mehr nur sekundäre Details sind. Weitere Informationen finden Sie in den offiziellen Spezifikationen von NVIDIA Vera Rubin NVL72 und auf der Produktseite der AMD Instinct MI350-Serie .
Große Modelle und wissenschaftliche Simulationen lassen sich selten problemlos auf einem einzelnen Gerät ausführen. Das System muss die Arbeit auf mehrere Beschleuniger verteilen und häufig Teilergebnisse austauschen. Bei langsamer Kommunikation bleiben teure Recheneinheiten ungenutzt.
Deshalb werden proprietäre Scale-up-Fabrics parallel zu den GPUs selbst weiterentwickelt. NVIDIAs Rubin-Plattform nutzt NVLink der sechsten Generation; NVIDIA gibt 3 TB/s NVLink-Bandbreite pro Rubin-GPU und 216 TB/s für ein NVL72-System an. AMD verwendet Infinity Fabric auf seinen Beschleunigerplattformen. Für Käufer ist neben der maximalen Verbindungsbandbreite vor allem entscheidend, wie sich die Fabric unter den exakten kollektiven Operationen, Modellparallelitätsmustern und der Topologie der Anwendung verhält.
Auch auf der System-Speicher-Ebene entwickelt sich Compute Express Link (CXL) weiter. Laut dem CXL-Konsortium verdoppelt CXL 4.0 die Signalgeschwindigkeit von 64 GT/s auf 128 GT/s, bietet zusätzliche Ports und erweitert die Funktionen zur Erhöhung der Speicherzuverlässigkeit. CXL ist relevant, wenn Architekten eine kohärente Speichererweiterung, Speicherpooling oder -disaggregation wünschen, ohne jede Speicherebene als separates Speichermedium behandeln zu müssen.
Kupfer eignet sich nach wie vor hervorragend für kurze, dichte elektrische Verbindungen, doch optische Verbindungen gewinnen mit zunehmender Entfernung und Bandbreite immer mehr an Bedeutung. Ein wichtiger nächster Schritt sind integrierte optische Systeme (Co-Packaged Optics), bei denen die optischen Komponenten näher an den Netzwerk-ASIC verlagert werden, anstatt vollständig in steckbaren Transceivern am Rand eines Switches untergebracht zu sein.
NVIDIA gibt an, dass seine Spectrum-X Ethernet-Photonik-Plattform integrierte Optiken nutzt und eine bis zu fünffach höhere Netzwerk-Energieeffizienz im Vergleich zu herkömmlichen steckbaren Transceivern bietet. Dies ist ein Vergleich verschiedener Anbieter und keine Garantie für jede Rechenzentrumstopologie, verdeutlicht aber die zukünftige Entwicklung: Die Netzwerk-Energieeffizienz gewinnt zunehmend an Bedeutung, sodass die optische Integration mittlerweile fester Bestandteil des Halbleitersystemdesigns ist. Weitere Informationen finden Sie in NVIDIAs Übersicht zur Siliziumphotonik .
| Arbeitslast | Zu priorisierende Halbleitermerkmale | Warum sie wichtig sind |
|---|---|---|
| Vortraining für große Modelle | HBM-Kapazität und -Bandbreite, schnelle Skalierungsverbindungen, dichte Gehäusebauweise, starke Kühlung | Das Training konzentriert sich stark auf die Bewegung von Tensoren und die synchronisierte Kommunikation zwischen vielen Beschleunigern. |
| Langzeitkontext- und agentenbasierte Schlussfolgerungen | Große HBM-Pools, effizientes Rechnen mit niedriger Präzision, hohe Verbindungsbandbreite, Speicher-Tiering | Der KV-Cache und wiederholte Verarbeitungsschritte können die Speicherkapazität und die Datenbewegung limitierender machen als die maximale FLOPS-Leistung. |
| Wissenschaftliches HPC | FP64-Fähigkeit, Speicherbandbreite, zuverlässige Verbindungen, ausgereifte numerische Bibliotheken | Simulationscodes setzen oft eher auf doppelte Genauigkeit und anhaltende Bandbreite als nur auf einen hohen Durchsatz von Tensoren mit niedriger Genauigkeit. |
| Unternehmensinterferenz | Leistung pro Watt, Softwarekompatibilität, optimal dimensionierter Arbeitsspeicher, PCIe-Bereitstellungsoptionen | Das beste System ist möglicherweise eines, das zu den vorhandenen Servern und Stromversorgungskapazitäten passt, anstatt einer Rack-Architektur mit der höchsten Dichte. |
| Kundenspezifische Beschleuniger | Chiplet-Strategie, Verpackungs-Ökosystem, UCIe-Unterstützung, Prozessreife | Modularität kann die Wiederverwendungszyklen verkürzen, aber die Komplexität der Verpackung und die Qualifizierung der Lieferkette können diesen Vorteil zunichtemachen. |
Stellen Sie sich ein Team vor, das ein großes Sprachmodell mit langen Kontextfenstern bedient. Angenommen, die Profilanalyse zeigt, dass GPUs häufig auf Speichertransfers und die Kommunikation zwischen den GPUs warten. Der Wechsel zu einem neueren Beschleuniger könnte Abhilfe schaffen, jedoch nur, wenn das neue System auch über ausreichend HBM-Kapazität, eine höhere Speicherbandbreite und eine Topologie verfügt, die Kommunikationsverzögerungen reduziert. Der Kauf eines Geräts mit höherer theoretischer Tensor-Leistung bei gleichbleibenden Speicher- und Netzwerkengpässen bringt möglicherweise deutlich weniger Verbesserung als die beworbenen Spezifikationen vermuten lassen.
Dasselbe Prinzip findet sich auch im traditionellen Supercomputing wieder. Das Frontier-System des Oak Ridge National Laboratory kombiniert AMD MI250X-Beschleuniger mit HBM und einer Hochgeschwindigkeits-Systemverbindung. Das Frontier-Benutzerhandbuch beschreibt das Zusammenspiel von Rechenleistung, HBM, CPU-GPU-Verbindungen und dem Slingshot-Netzwerk. Die Hardwaregeneration ist zwar älter als die neuesten KI-Plattformen von 2026, doch die architektonische Erkenntnis bleibt aktuell: Die dauerhafte Anwendungsleistung hängt vom Pfad zwischen Rechenleistung, Speicher und anderen Knoten ab.
Ein Upgrade ist am sinnvollsten, wenn es einen messbaren Engpass behebt, anstatt lediglich eine ältere Teilenummer zu ersetzen. Bevor Sie sich für eine neue Beschleunigergeneration entscheiden, prüfen Sie Folgendes:
Die Fortschritte in der Halbleitertechnologie ermöglichen beeindruckende Ergebnisse, doch die limitierenden Faktoren werden immer deutlicher. Moderne Gehäuse sind größer und schwieriger herzustellen. HBM-Stacks konzentrieren die Wärme in der Nähe von Hochleistungslogik. Rack-Systeme erfordern unter Umständen Flüssigkeitskühlung, eine dichte Stromverteilung und spezielle Netzwerkarchitekturen. Integrierte Optiken können den Stromverbrauch im Netzwerk reduzieren, bringen aber neue Anforderungen an Fertigung und Wartung mit sich. Chiplets verbessern die Modularität, erfordern jedoch zusätzlichen Aufwand bei Validierung, Gehäuseentwicklung und Ertragsmanagement.
Es gibt auch einen Software-Kompromisse. Arithmetische Operationen mit geringerer Genauigkeit wie FP8, FP6 oder FP4 können den KI-Durchsatz erheblich steigern, die Software muss jedoch die Modellqualität erhalten. Wissenschaftliche Codes können diese Vereinfachungen möglicherweise nicht nutzen. Eine Halbleiterfunktion ist nur dann wertvoll, wenn der Anwendungsstack sie nutzen kann, ohne die Genauigkeits- oder Zuverlässigkeitsanforderungen zu verletzen.
Für den Rest des Jahres 2026 und bis ins Jahr 2027 hinein sind nicht nur neue Knotenbezeichnungen die aussagekräftigsten Indikatoren. Beobachten Sie, ob die A16-Prozesse von TSMC und die 18A-Prozessfamilie von Intel in breite Kundenprodukte Einzug halten; wie schnell HBM4 und HBM4E in großem Umfang verfügbar werden; ob UCIe 3.0 eine sinnvolle Interoperabilität von Chiplets verschiedener Hersteller ermöglicht; wo CXL 4.0 in Produktionssystemen zum Einsatz kommt; und ob sich gemeinsam verpackte Optiken bei großflächigen Einsätzen als wirtschaftlich und praktikabel erweisen.
Diese Meilensteine werden zeigen, ob die Halbleiterindustrie die Skalierung von KI und Supercomputing fortsetzen kann, ohne dass Speicherbewegungen, Stromversorgung, Vernetzung und Kühlung die durch dichtere Logik erzielten Fortschritte zunichtemachen.
Die Zukunft von KI und Supercomputing wird weniger von einem einzelnen „nächsten Knoten“ als vielmehr von koordinierter Halbleiterentwicklung bestimmt. GAA-Transistoren und rückseitige Stromversorgung verbessern die Logikgrundlage. Chiplets und fortschrittliche Gehäuse ermöglichen es Entwicklern, größere Systeme zu realisieren, als es mit einem einzelnen Chip möglich wäre. HBM4 versorgt Beschleuniger mit extrem hoher Bandbreite. UCIe, CXL, NVLink, Infinity Fabric und optische Netzwerke übertragen Daten über immer größere Domänen.
Bei der Hardwareauswahl sollten Sie mit dem tatsächlichen Flaschenhals Ihrer Arbeitslast beginnen. Für speicherintensive KI priorisieren Sie HBM-Kapazität und Bandbreite. Für verteiltes Training legen Sie Wert auf Skalierbarkeit (Scale-up und Scale-out). Für wissenschaftliches Rechnen prüfen Sie die Leistung von FP64 und Bibliotheken. Bei Unternehmenseinsätzen sollten Sie Stromverbrauch, Kühlung, Softwareunterstützung und Integrationsaufwand berücksichtigen. Der schnellste Halbleiter auf dem Papier ist nicht automatisch das schnellste oder wirtschaftlichste System für Ihre Arbeitslast.
Ein praktischer Leitfaden für die Planung von Vertiports für eVTOL-Lufttaxis, der die Geometrie des Geländes, den Durchsatz, das Laden, den Passagierfluss, den Brandschutz, den Lärmschutz, die digitalen Systeme und die Merkmale einer skalierbaren Anlage abdeckt.
Erfahren Sie, wie Drohnenlieferungen und bodennahe Verkehrsnetze den E-Commerce revolutionieren, was im Jahr 2026 bereits einsatzbereit ist, was noch von Regulierungen und der lokalen Wirtschaftslage abhängt und was Einzelhändler als Nächstes prüfen sollten.
Vergleichen Sie die aktuellen Studienmöglichkeiten in den Bereichen UTM, U-Space, AAM und Flugverkehrsmanagement in den USA und Europa und erhalten Sie Hinweise zur Wahl des richtigen Weges.
Robotik und intelligente Überwachungssysteme können die Pflege älterer Menschen stärken, indem sie das medizinische Fachpersonal unterstützen, die Privatsphäre schützen und den tatsächlichen Bedürfnissen entsprechen, anstatt die menschliche Pflege zu ersetzen.
Erfahren Sie, wie das IoMT die Fernbehandlung von Patienten unterstützt – von vernetzten medizinischen Geräten und RPM bis hin zu klinischen Arbeitsabläufen, Interoperabilität, Cybersicherheit, Datenschutz und den regulatorischen Aktualisierungen in den USA ab 2026.
Erfahren Sie, wie GAA-Transistoren, rückseitige Stromversorgung, Chiplets, HBM4, fortschrittliche Gehäusetechnologien und Photonik die KI-Beschleuniger und Supercomputer revolutionieren.
Ein praxisorientierter Leitfaden für 2026 zu den Themen Sicherheit autonomer Fahrzeuge, Edge Computing, KI-Technologien, Regulierung, Validierung und dem Weg von ADAS zu Level 4.
Erfahren Sie, wie die Zulassung von Gentherapien im Jahr 2026, personalisierte Genomeditierung und neue FDA-Zulassungswege die Behandlung seltener genetischer Erkrankungen verändern – und welche Risiken bestehen bleiben.
Verkörperte KI setzt Wahrnehmung, logisches Denken und erlernte Steuerung in physische Handlungen um. Erfahren Sie, wo sie heute eingesetzt wird, was sich bis 2026 geändert hat, welche Kompromisse damit verbunden sind und wie man beurteilt, ob sie für ein reales Robotikproblem geeignet ist.
Vergleichen Sie die besten Studiengänge im Bereich Smart-City-Planung an Georgia Tech, UCL, MIT, Penn, ETH Zürich, NUS, KTH, Columbia und Berkeley hinsichtlich praktischer Ergebnisse, technischer Tiefe und Karrierechancen.
